FPGA系統(tǒng)設計初級班培訓課程主要幫助學員盡快掌握 FPGA 的開發(fā)流程和設計方法，以工程實踐為例，循序漸進的學習FPGA的集成開發(fā)環(huán)境，開發(fā)流程以及硬件電路設計等知識。每次課程都配有相關實戰(zhàn)訓練，每個實戰(zhàn)訓練題目都可以在FPGA硬件平臺上進行下載驗證。通過實戰(zhàn)，學員可以更好的理解消化課堂知識，工程實踐水平會得到迅速提高。

        培養(yǎng)學員迅速掌握和使用FPGA數(shù)字系統(tǒng)開發(fā)工具、開發(fā)流程，能夠獨立進行初步的FPGA系統(tǒng)設計。經(jīng)過培訓，學員可以掌握HDL語言的初步開發(fā)能力，并且解決FPGA產(chǎn)品開發(fā)過程中的常見問題，掌握基于FPGA的設計和調試方法。

        FPGA系統(tǒng)的軟件和硬件開發(fā)工程師；電子類專業(yè)的大學生和研究生；電子產(chǎn)品設計愛好者。

        學員學習本課程應具備下列基礎知識：
        ◆電路系統(tǒng)的基本概念。

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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。

◆【陳老師】

資深FPGA開發(fā)工程師,FPGA培訓課程金牌講師，有8年的FPGA和DSP系統(tǒng)硬件開發(fā)經(jīng)驗,最近4年來一直從事視頻和圖像處理領域的高速DSP系統(tǒng)硬、軟件和FPGA系統(tǒng)的設計和開發(fā)，具有非常豐富的高速系統(tǒng)設計經(jīng)驗，精通TI公司的C6000系列高速DSP和Altera公司的全系列FPGA/CPLD。

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第一階段

    第一階段的課程主要幫助學員了解FPGA系統(tǒng)設計的基礎知識，掌握FPGA最小系統(tǒng)硬件電路設計方法，學會操作ISE軟件來完成FPGA的設計和開發(fā)。

1.可編程邏輯設計技術簡介
2.下一代可編程邏輯設計技術展望
3.可編程邏輯器件硬件上的四大發(fā)展趨勢
4.EDA軟件設計方法及發(fā)展趨勢
5.FPGA的設計流程
6.FPGA的常用開發(fā)工具
7.FPGA的基本結構
8.主流低成本FPGA 芯片
9.FPGA芯片的選型策略詳解
10.FPGA關鍵電路的設計（最小電路設計）：
    11.1 FPGA管腳設計
    11.2 下載配置與調試接口電路設計
    11.3 RS-232串口
    11.4 字符型液晶顯示器接口電路設計
    11.5 電源電路設計
    11.6 復位電路設計
    11.7 撥碼開關電路設計 
    11.8 i2c總線電路設計
    11.9 時鐘電路設計 
    11.10 圖形液晶電路設計 
11.FPGA芯片的的結構
    12.1  FPGA的結構、內部邏輯單元及接口
    12.2  主流低成本FPGA的結構、內部邏輯單元及接口
    12.3  FPGA的布線策略

1. 實戰(zhàn)一：在FPGA開發(fā)板上運行一個接口實驗程序-交通燈的設計實現(xiàn)，如何控制Red,Green,Yellow燈在南北東西各個方向的交替運作。

   訓練課題：“交通燈的設計實現(xiàn)”
    實驗要點：
    1.1  ISE工程創(chuàng)建及屬性設置
    1.2  ISE源文件設計輸入方式
    1.3  ISE約束設計
    1.4  ISE工程編譯
    1.5  ISE功能仿真
    1.6  ISE時序仿真
    1.7  ISE硬件下載

第二階段

    熟練掌握硬件描述語言(Verilog HDL)是FPGA工程師的基本要求。通過本節(jié)課程的學習，學員可以了解目前最流行的Verilog HDL語言的基本語法，掌握Verilog HDL語言中最常用的基本語法。通過本節(jié)課程學習，學員可以設計一些簡單的FPGA程序，掌握組合邏輯和時序邏輯電路的設計方法。通過實戰(zhàn)訓練，學員可以對Verilog HDL語言有更深入的理解和認識。

1.Verilog HDL語言簡介
2.Verilog HDL語言邏輯系統(tǒng)
3.Verilog HDL操作數(shù)和操作符
4.Verilog HDL和VHDL語言的對比
5.Verilog HDL循環(huán)語句
6.Verilog HDL程序的基本結構
7.Verilog HDL語言的數(shù)據(jù)類型和運算符
8.Verilog HDL語言的賦值語句和塊語，阻塞和非阻塞賦值語句的區(qū)別
9.Verilog HDL語言的條件語句，包括IF語句和CASE語句的典型應用
10.Verilog HDL語言的其他常用語句
11.Verilog HDL語言實現(xiàn)組合邏輯電路
12.Verilog HDL語言實現(xiàn)時序邏輯電路

1. 實戰(zhàn)訓練二：
   訓練課題：“多路選擇器的設計”
    實驗要點：
    1.1  ISE軟件操作
    1.2  組合邏輯電路設計實現(xiàn)
    1.3  IF語句和CASE語句的使用
2. 實戰(zhàn)訓練三：
   訓練課題：“跑馬燈設計實現(xiàn)”
    實驗要點：
    2.1  ISE軟件操作
    2.2  時序邏輯電路設計實現(xiàn)
    2.3  分頻原理和實現(xiàn)方法
3. 實戰(zhàn)訓練四：
   訓練課題：“７段數(shù)碼管測試實驗-以動態(tài)掃描方式在８位數(shù)碼管“同時”顯示０-７”
   實驗要點：
    3.1  ISE軟件操作
    3.2  了解如何按一定的頻率輪流向各個數(shù)碼管的COM端送出低電平，同時送出對應的數(shù)據(jù)給各段。
    3.3  介紹多個數(shù)碼管動態(tài)顯示的方法。

第三階段

    雖然利用第二階段課程學到的HDL基本語法可以完成大部分的FPGA功能，但相對復雜的FPGA系統(tǒng)設計中，如果能夠合理的應用Verilog HDL的高級語法結構，可以達到事半功倍的效果。通過第三天課程的學習，學員可以掌握任務（TASK），函數(shù)（FUNCTION）和有限狀態(tài)機（FSM）的設計方法，可以更好的掌握FPGA的設計技術。此外，本節(jié)課程還介紹了ISE軟件的兩個常用的高級工具，可以提高FPGA設計和調試的效率。

1. TASK和FUNCTION語句的應用場合
2. Verilog HDL高級語法結構－任務（TASK）
3. Verilog HDL高級語法結構－任務（FUNCTION）
4. 有限狀態(tài)機(FSM)的設計原理及其代碼風格
5. 邏輯綜合的原則以及可綜合的代碼設計風格
6. 在線邏輯分析儀使用方法

1. 實戰(zhàn)訓練五：
   訓練課題：“典型狀態(tài)機設計實例”
   實驗要點：
    1.1  FSM設計方法
    1.2  狀態(tài)機的編碼（Binary、gray-code、one-hot等）
    1.3  狀態(tài)機的初始化狀態(tài)和默認狀態(tài)（完整狀態(tài)機設計）
    1.4  狀態(tài)機的狀態(tài)定義風格
    1.5  狀態(tài)機的編寫風格
2. 實戰(zhàn)訓練六：
   訓練課題：“撥碼開關設計實驗”
   實驗要點：
    2.1  ISE輸入方式
    2.2  在線調試
    2.3 了解撥碼開關的工作原理及電路設計
3. 實戰(zhàn)訓練七：
   訓練課題：“矩陣鍵盤設計實驗”
   實驗要點：
    3.1  輸入方式
    3.2 了解矩陣鍵盤的工作原理及電路設計

4. 實戰(zhàn)訓練八：邏輯分析儀實驗
    4.1  邏輯分析儀分析流程
    4.2  邏輯分析儀使用技巧

第四階段

    隨著FPGA芯片的性能和密度不斷提高, 基于FPGA的SOPC系統(tǒng)正在逐漸成熟并且在很多領域得到了應用。第四階段課程主要給學員介紹Xilinx公司基于軟核的SoPC系統(tǒng)設計流程和方法。通過硬件開發(fā)板上的SoPC系統(tǒng)設計實驗，學員能夠體會SoPC技術給系統(tǒng)設計帶來的靈活性。最后通過FPGA綜合設計實驗，學員完成對四天學習內容的回顧和總結。

1. 基于FPGA系統(tǒng)組成原理和典型方案
2. Xilinx公司的解決方案
3. FPGA的編程思想的總結
4. FPGA硬件開發(fā)的思路
5. FPGA調試方法

1、Testbench 編寫

2、Modelsim環(huán)境

3、Modelsim仿真流程

4、Modlesim仿真工程和軟件使用。

5、Modelsim案例

6、Modelsim仿真實戰(zhàn)訓練