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　　　　　　　　　　　　IC Compiler 2-CTS培訓(xùn)班
   入學(xué)要求

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
        ◆ 有數(shù)字電路設(shè)計和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。
   班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號)
       堅持小班授課，為保證培訓(xùn)效果，增加互動環(huán)節(jié)，每期人數(shù)限3到5人。
   上課時間和地點
上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班）：IC Compiler 2-CTS培訓(xùn)班：2020年7月20日
   實驗設(shè)備
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        ☆邊講邊練
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   最新優(yōu)惠
       ◆在讀學(xué)生憑學(xué)生證，可優(yōu)惠500元。
   質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、課程完成后,授課老師留給學(xué)員手機和Email,保障培訓(xùn)效果,免費提供半年的技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。
　　　　　　　　　　　　　IC Compiler 2-CTS培訓(xùn)班

 
Overview
????? In this hands-on workshop, you will learn how to develop a VMM SystemVerilog test environment structure which can implement a number of different test cases with minimal modification. Within this VMM environment structure, you will develop stimulus factories, check and coverage callbacks, message loggers, transactor managers, and data flow managers. Once the VMM environment has been created, you will learn how to easily add extensions for more test cases.
????? After completing the course, you should have developed the skills to write a coverage-driven random stimulus based VMM testbench that is robust, re-useable and scaleable.
Objectives
At the end of this workshop the student should be able to:
  • Develop an VMM environment class in SystemVerilog
  • Implement and manage message loggers for printing to terminal or file
  • Build a random stimulus generation factory
  • Build and manage stimulus transaction channels
  • Build and manage stimulus transactors
  • Implement checkers using VMM callback methods
  • Implement functional coverage using VMM callback methods
Audience Profile
????? Design or Verification engineers who develop SystemVerilog testbenches using VMM base classes
Prerequisites
????? To benefit the most from the material presented in this workshop, students should:
Have taken the SystemVerilog Testbench workshop
OR
  • Generating OpenVera testbench templates
  • Creating/Using OpenVera Virtual Ports
  • Developing testbench components as OOP classes
  • Creating Coverage Group for functional coverage
Course Outline
1
  • SystemVerilog class inheritance review
  • VMM Environment
  • Message Service
  • Data model
2
  • Stimulus Generator/Factory
  • Check & Coverage
  • Transactor Implementation
  • Data Flow Control
  • Scenario Generator
  • Recommendations
 
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.(2014年7月11).........................................................

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